一、带寄生及匹配约束的 CMOS模拟电路模块的 STACK生成优化方法(英文)（论文文献综述）
许逸波[1]（2020）在《低待机功耗MCU自适应电压堆叠电路的研究与实现》文中提出随着物联网技术的快速发展,应用于可穿戴设备的微控制器（Microcontroller Unit,MCU）的需求快速增长,受制于电池的续航能力,低功耗微控制器正逐渐成为业界的研究热点。由于微控制器长时间工作在待机模式,待机功耗成为设备功耗的重要来源,而较低的待机功耗降低了片上电源模块的转换效率,这使得片上电源功耗成为待机功耗的主要组成部分,因此,有效降低待机模式片上电源功耗成为微控制器低功耗设计的关键。电压堆叠方案是一种能量高效传递的系统供电策略,将多个模块堆叠串联在同一个路径中,减小并联模块数量,能够在一定程度上降低功耗。但是现有的电压堆叠方案不能彻底关闭片上电源模块,且只适用于相同模块的堆叠,这限制了其在MCU中的应用。本文设计了一种自适应电压堆叠方案,该方案在待机模式下彻底关闭片上电源模块,将静态随机存储器（Static Random-Access Memory,SRAM）、数字逻辑和时钟单元堆叠起来,通过自适应电压调节获得较低的堆叠路径平衡电流,并采用电平保护电路避免堆叠模块分压过低,该方案可以大幅度降低待机功耗。仿真结果表明:在3V电压TT工艺角25℃下,相比传统的待机方案,自适应电压堆叠方案的待机功耗在保护电路使能和关闭条件下分别降低了43.2%和43.4%,与其他两种电压堆叠方案相比,待机功耗下降了38.4%和37.7%。本文以自适应电压堆叠方案为核心,基于TSMC 40nm工艺,完成了一款低待机功耗MCU的设计,并完成后仿真的验证,仿真结果表明:在3V电压TT工艺角25℃下,相比于传统方案,本文设计的MCU待机功耗降低了43.4%。与ULP-Benchmark排名第一的安森美RSL10和第二的Ambiq Apollo相比,本文方案的待机功耗收益为8.5%和75.4%。以ULPMark得分作为综合衡量标准,与传统平坦方案相比,本文方案得分增加了51%,与RSL10和Apollo相比,本文方案的得分增加了39%和274%,获得最高的1390分。
王艾意[2]（2020）在《适用于稀疏信号的全预测超低功耗SAR ADC设计》文中指出近年随着来个人健康意识的增强,带动了便携式医疗设备和可穿戴智能设备的高速发展,对芯片低功耗的需求随之日益增长。这些设备通过对人体的生物电信号持续性检测,帮助用户获取自身的身体健康状况。为了获取实时的生理数据,需要信号采集系统对用户的生物电信号进行连续地采样和量化,因此降低功耗、延长系统寿命显得尤为重要。生物电信号检测系统通常由模拟前端电路（AFE）、模数转换器（ADC）、数字信号处理电路（DSP）、射频收发电路（RF）等模块组成。其中ADC作为检测电路的核心模块,对整个系统的功耗有着非常大的影响。因此,设计出能够对生物电信号特征参数进行提取的低功耗ADC,对于整个系统来说至关重要。由于逐次逼近型（SAR）ADC具有功耗低、结构简单、速度精度适中以及易于集成等特点,非常适用于此应用场景。本文在0.13μm标准CMOS工艺下,针对生物电信号具有稀疏性的特点,设计了一款适用于稀疏信号的10位超低功耗SAR ADC。针对生物电信号和传感器检测信号在大部分时间内呈现出幅值变化缓慢、波形有明显地区分、信号随时间具有周期性变化的特点,本文提出了一种量化区间全预测动态追踪算法,该算法大幅度地减少了信号低频部分的平均量化次数,从而降低ADC的整体功耗,本算法的量化结果还可用于后续的生物电信号特征参数提取及病例检测。基于SAR ADC的工作原理与全预测算法,设计出与算法相对应的DAC电容阵列以及SAR ADC的整体电路结构。通过MATLAB仿真建模,分析了生物电信号的频率、幅值等特性,验证了算法和电路结构的可行性。采用基于共模电压复位（Vcm-based）的分段DAC结构,减小了其电容阵列的面积与充放电功耗。在Virtuoso环境中完成了该ADC的电路仿真与版图设计,并对整体版图进行了参数提取后仿真。在10 kS/s的采样率下,基于Spectre/Hspice后仿结果显示:无杂散动态范围（SFDR）为66.7 dB,信噪失真比（SNDR）为58.4 dB,有效位数（ENOB）为9.4 bit,在0.6 V电源电压、160 Hz正弦输入条件下功耗仅有77.4 nW,FoM值为11.5 fJ/Conv.-s,芯片总面积小于1mm2。
李华章[3]（2019）在《基于二分法的新型快速锁定全数字锁相环研究与设计》文中研究指明在即将到来的5G通信时代,信号的传递速度将提高数百倍,当物联网、无线基站等通讯设备搭上下一代通信技术的快车道,需要快速的切换系统工作频率以满足设备的使用要求时,相对缓慢的锁定时间成为5G通信发展的一个技术瓶颈。而具备快速锁定功能的全数字锁相环凭借着其能够迅速的锁定目标频率,并在锁定后稳定的输出对应频率的时钟的特点成为当前的研究热点,并广泛的应用于5G通信。本文主要研究全数字锁相环的快速锁定算法,主要工作内容和创新点有以下几点:（1）.提出基于二分法的快速粗调锁定算法,并用于ADPLL的粗调模式。粗调模式的锁定时间与DCO的起始频率,目标频率,滤波器的带宽无关,只与输出时钟频率范围,DCO的分辨率有关。在一定数量的频率控制字的基础上,能减少约90%的锁定时间;（2）.提出基于二分法的动态中值锁定算法,并用于ADPLL的细调模式中。该算法可以根据锁定频率的高低及锁定过程已耗费的时间多少来对算法内的锁定因子进行动态调节,以达到缩短细调模式的锁定时间的效果;（3）.根据新的锁定算法,设计了一种新的锁相环结构。该结构使用新型频率比较模块替代了传统的鉴频鉴相器,并使用全定制的控制电路替代了时间数字转换器与数字滤波器。控制电路不仅具备这两者的功能,调节数控振荡器的频率控制字,还使得ADPLL具备快速锁定的效果。后端仿真结果显示,使用新结构的ADPLL的输出频率范围比传统结构的ADPLL要宽60%。在频率控制字的个数不大于2时,系统仅需n个参考时钟周期即可完成频率控制字的粗调。本次设计的新型快速锁定全数字锁相环,采用SMIC 180nm1P6M标准CMOS工艺实现,版图面积为0.03817 2。后端仿真结果表明,该锁相环工作在1.8V的电压下,输入的参考时钟为40MHz时,它可以稳定地输出640MHz-1.92GHz的时钟。当锁相环输出1.92GHz的时钟时,系统产生的功耗最大,为29.48mW,锁定时间也最长,为23个参考时钟周期,长达575ns;而当锁相环输出1.28GHz-1.6GHz时,锁定时间最短,为9个参考时钟周期,仅225ns。与近年在国外发布的全数字锁相环相比,本文设计的全数字锁相环在锁定时间,锁定时钟周期数,面积,输出频率范围上都具有一定的进步。
孙斌[4]（2019）在《应用于DC-DC变换器的混合功率电感的研究》文中研究表明为了最大限度地缩减DC-DC电源模块的体积,传统的方法为使用SiP封装技术将电感堆叠到单个封装之内。然而,SiP的方式达到的集成度仍然有限,为了进一步提高集成度,必须使用片上集成SoC的方式将电感实现单片集成。传统的片上螺旋电感器实现的电感值较小,在几个nH的数量级,其所需的DC-DC变换器的开关频率很高,超过100 MHz,现阶段半导体工艺技术难以稳定实现如此高的开关频率,阻碍了螺旋电感的实际应用,也阻碍了DC-DC整体电源模块的小型化进程。本论文的研究课题来源是实验室在研的国家自然科学基金项目:“DC-DC变换器有源功率电感集成研究”。针对开关电感式DC-DC变换器的小型化、集成化发展趋势,围绕实现片上高集成度混合功率电感这一目标,其中混合功率电感包括螺旋电感和有源电感,对螺旋电感大电感值,功率化进行系统的设计,并且对电感有源化以及功率化进行深入细致的理论研究,总结目前集成设计中的各种问题,探索适用于DC-DC变换器的新型有源功率电感,替代部分无源功率输出电感实现混合功率电感,最终满足DC-DC变换器功率器件的单芯片集成。本文的创新点和主要研究成果如下:1.基于传统的差分螺旋电感器结构,提出了一种多层差分非对称螺旋电感器架构（MDSI）,将螺旋电感值提高到百nH数量级。本文应用于DC-DC变换器的MDSI为5层结构。并针对该MDSI架构设计了一种螺旋电感器的布局参数边界条件计算方法,通过控制螺旋电感器的目标参数,匝数,线宽,外径和间距,定义目标函数和所有约束的采样点集合解决最优电感值问题。使用这种方法在已知且有限的芯片面积内寻找宽度上的界限以及相应的内径或外径是非常高效可行的。详细研究了MDSI螺旋电感器在提升电感值方面的优势,同时其又可以极大限度的节省占用的芯片面积,并改善所带来的寄生电容效应。这是由于,1)设计了多层多圈差分螺旋结构,每一层金属布线层中具有多匝螺旋状金属线圈,任意两匝之间形成差分耦合,并通过控制间距,实现最优耦合,从而将螺旋电感值提高到百nH数量级;2)通过控制每一层金属布线层中的相邻两匝金属线圈之间的间距大于零且小于等于一个金属线圈的线宽和任意相邻三层金属布线层中,中间层相对于上下两层存在收缩和扩张两种状态,将百nH数量级的螺旋电感器占用的芯片面积控制在220μm×220μm以下,实现了可用于DC-DC变换器的电感SoC片上集成;3)通过控制任意两层金属线圈之间错开的间距小于等于T匝金属线圈宽度相加的总和,和任意相邻两层金属线圈之间错开的间距大于零且小于等于一个金属线圈的线宽,实现了片上百nH数量级螺旋电感器的最优寄生电容效应。使用HFSS软件对所提出的MDSI架构进行了仿真验证,并与传统的差分和非差分结构进行了比较,仿真和比较结果证明本文设计的MDSI螺旋电感器应用于DC-DC变换器性能最佳,所需的开关频率在10 MHz以下,且具有很好的通用性。2.设计了一种功率化有源电感拓扑架构,使用有源器件模拟电感特性,该电路结构具有简洁高效的特点。所占用的芯片面积仅取决于该结构中的功率管所占用的芯片面积。并针对有源器件特性研究了有源电感的品质因数表征,给出了提高有源电感品质因数的方法。使用Spectre进行了仿真验证,仿真结果表明,该结构可以产生较宽范围的电感值,具有10 mA以上的负载电流,使有源电感得到了功率化的改进,可以作为一个MDSI螺旋电感器的串/并联辅助电感器适用于DC-DC变换器。现存有源电感的工作虽然在信号处理和低功耗方面有研究,然而在应用于DC-DC变换器等进行功率提升方面的还鲜有研究。本文研究内容力求迈出解决有源电感器功率能级提升问题的第一步。3.率先提出将混合功率电感器应用于DC-DC变换器,实现电感片上集成。将本文设计的MDSI螺旋电感器和有源电感器应用于DC-DC变换器仿真验证。片上螺旋电感器和有源电感器的优点是由它们的几何形状/布局,电路拓扑和工艺参数决定的。性能与其设计参数之间存在许多折中,本文研究了应用过程中电感器参数的竞争关系与权衡折中,给出了应用于DC-DC变换器中的螺旋电感器和有源电感器应该遵循的关于结构,拓扑,材料选择以及工艺设计的建议,并使用Buck型DC-DC变换器和Buck-Boost型DC-DC变换器进行了验证性的仿真。仿真结果验证了方案的可行性。本文所设计的MDSI螺旋电感器版图和有源电感器电路拓扑即将在本文所属的国家自然科学基金项目下一步的研究计划中使用Dongbu Hitek 0.18μM 1P6M BCD工艺进行投片验证。
陈正发[5]（2019）在《高精度低功耗唤醒时钟的设计与实现》文中指出无线传感网是物联网技术的典型代表。为节省功耗,传感网节点通常采用低占空比的工作模式。在睡眠模式下,唤醒时钟的功耗是总功耗的主要部分;同时,为了减小唤醒时间,时钟的准确性也至关重要。虽然32kHz晶振电路时钟精度很高,但其功耗较高,且不利于芯片的集成。本文设计了一种基于压控振荡器的高精度低功耗唤醒时钟电路。本文从压控振荡器的设计和偏置电压产生电路两方面来实现高精度低功耗唤醒时钟。针对低频、低电压的工作场景,本文采用压控振荡器电路设计,提出基于晶体管漏电的差分输入延时结构,提高了振荡电路的抗干扰性能。针对偏置电压产生电路,本文提出开关电阻、电容串联结构,通过开关电阻、电容的串联分压得到稳定的偏置电压。其中开关电阻替代传统的电流基准电路,开关电容为运算放大器提供尾电流,降低了整体电路功耗。采用温度系数相反的两种电阻补偿整体电路的温漂,使电路输出频率更加稳定。设计可配置校准电容,通过配置电容不仅可以校准不同工艺偏差下的输出频率,还可以微调因温度变化引起的频率变化,以提高电路输出频率的稳定性。本文设计的高精度低功耗唤醒时钟电路采用GF130nm工艺,面积为0.496mm2。后仿真结果表明:温度在-3090℃内时,振荡器的频率温漂为45ppm/℃;供电电压在0.71.3V内时,频率变化为1.1%/V。在TT-1V的条件下,振荡器输出1kHz的频率,功耗为3.71nW。该结果与已有的研究相比时钟精度提升8倍35倍,相比目前精度最高的设计,功耗降低36%。
王维波[6]（2019）在《微波毫米波单片集成电路设计技术研究》文中指出随着微波单片集成电路技术的发展,毫米波MMIC芯片的制造加工技术日益成熟,由于毫米波具有分辨率高、带宽大等特点,已经逐渐在雷达探测、毫米波成像、精确制导、点对点局域通信、毫米波防撞雷达等军民领域得到大量应用。近年来,随着“大数据”、“人工智能”及移动互联网时代的来临,万物互联的智能化需求日益迫切,人类需要快速、实时地在任何地点能够处理海量的信息,传统的3G、4G移动通信技术的带宽瓶颈愈加凸显,因此,迫切需要更大带宽的移动通信技术来适应这种新技术的发展,然而,由于微波技术多年的发展,低频段频谱资源已经拥挤不堪,迅速衰竭,无线通信及设备技术不得不向毫米波及更高频段寻找资源,5G毫米波通信技术便应运而生,迅速成为当前工业界及学术界的研究热点。相比传统的通信技术,5G通信技术具有更高的调制带宽、更复杂的调制模式,因此对系统的线性度指标和EVM指标有着更高的要求,然而,由于毫米波芯片工作频率的提高,其噪声系数、线性度、相位噪声、效率等关键性能指标较低频出现明显的恶化,虽然毫米波工作可以在理论上提供丰富的带宽资源,但是器件及电路性能又会因为高频工作而形成不可避免的损失,使得毫米波通信用芯片的研发更为艰难。虽然毫米波MMIC芯片已经在不同领域得到应用,但是大多数芯片产品集中在传统的探测、雷达领域,尚未形成全面面向线性度、EVM、效率等通信系统关键指标兼顾的设计方法,加之高频电磁场耦合效应明显增加、电磁场仿真技术的精度恶化等原因,导致毫米波电路设计技术出现很多新的挑战,本文在这种背景下,通过仔细研究器件模型在高频出现的新情况,探索了毫米波高精度模型提取方法,面向毫米波通信系统的要求,研究不同功能电路的设计理论和方法,最终完成了LNA、PA、Mixer、Multiplier及VCO多种芯片的设计和实际验证,通过这些芯片的设计与制作,为5G毫米波通信电路设计探索了一些重要的思路方法。主要研究内容及研究成果分为以下几个方面:1.为了提高毫米波MMIC设计的精度和成功率,本文研究了毫米波器件模型提取技术。从分析器件模型在高频工作时的分布效应、寄生效应等方面开始,分析了器件模型在毫米波工作时的特点,研究了器件的自热效应、DC-AC色散效应,分布效应等几种高频效应以及电磁场仿真边界条件校准技术,分析了目前使用毫米波器件模型的主要误差来源,提出了一种栅宽、栅指数可以任意精确缩放的小信号模型提取技术,为后续的电路设计提供了很好的基础。2.研究了毫米波功率放大器的效率与线性度兼顾设计问题,通过分析高效率放大器设计中的谐波控制、低损耗匹配网络、有源动态偏置、及高线性“甜区”设计等几种关键技术,研究了器件谐波控制技术和线性度技术的关系及折中的设计方法,同时对功率放大器设计中最为重要的奇模振荡、杂散及分频、栅电流设计等问题进行了研究,最终利用“甜区”偏置和高效率谐波控制补偿结合的方法实现了线性度和高效率性能的折中设计,通过一种Ka波段平衡式功率放大器和一种W波段高功率放大器验证了设计方法的准确性,实现了毫米波通信发射系统关键芯片的设计技术研究。3.研究了毫米波VCO低相位噪声设计技术。通过分析相位噪声的形成机理和物理来源,对比不同形式拓扑结构的VCO电路,讨论了低相位噪声VCO设计的关键技术,通过负阻振荡方法研究了电路的起振和稳定条件对VCO设计的指导作用,详细研究了振荡器地相位噪声设计的偏置选择方法,归纳总结了互相锁定技术在低相位噪声VCO设计中的关键作用,最终通过制作Ka波段和W波段两种VCO MMIC,为高频通信系统的信号源开发做出了探索。4.为了提高毫米波混频器和倍频器的相位噪声、线性度等性能,研究了电路平衡性对电路线性度、相位噪声等性能指标的影响,总结了混频器和倍频器的相位噪声及非线性的来源,分析了巴伦、正交耦合器不平衡性对通信系统的相位噪声及线性度的影响机理,并提出了相应的设计改进方法;同时从二极管非线性模型,高性能混频二极管技术方面研究了限制无源混频器中工作带宽和性能的因素;分析了二极管饱和特性和IQ混频器镜像抑制度的关系,研究了混频器交调信号的产生机理和主要来源和线性化设计技术。最终参考这些理论设计了Ka波段管堆式双平衡混频器、W波段单平衡混频器、C波段宽带IQ混频器和V波段IQ混频器等多款混频器芯片;同时研究了毫米波倍频源的设计方法,通过分析不同电路拓扑的优缺点,分析了E类倍频、平衡式倍频、F类倍频等类型的设计方法,对倍频器及其缓冲放大器的设计要点进行了分析,最终实现了Ka波段高抑制度有源四倍频器芯片及完整的毫米波系统变频电路的设计方案。5.为了提高毫米波低噪声放大器的设计精度,研究了毫米波低噪声放大器的精确设计方法。从分析器件的噪声性能及不同噪声模型的区别入手,结合经典的两端口噪声理论,仔细分析了器件单指栅宽和栅指数的寄生、分布效应,研究了器件偏置点对噪声系数如何施加影响,最终提出了一种可以精确量化的低噪声设计放大器方法,分析得出了最佳单指栅宽和栅指数、最佳偏置工作点、最佳负反馈电感等条件的精确量化依据,同时根据理论分析并提出了面向宽带、窄带要求工作时低噪声放大器设计的设计流程,通过一款W波段低噪声放大器芯片验证了设计理论的正确性,为毫米波接收前端的设计打下了基础。本论文中通过研制几种典型的毫米波电路MMIC,对相关电路设计理论和方法进行了细致的探索,这些理论和方法具有一定的学术和工程价值,文中所有芯片的制作和研制均是基于南京电子器件研究所（NEDI）的化合物半导体工艺平台,其中多款产品已经大量在通信等装备中使用,解决了我国在毫米波雷达、通信领域中一些关键性元器件的国产化,为我国自主研发毫米波芯片做出了一定的探索。本论文主要有以下几种创新性研究成果:（1）提出了一种可有效提高毫米波器件模型精度,并在毫米波频段可实现精确缩放的分布式器件建模技术。研究了毫米波器件模型提取技术中的误差来源,通过对器件高频分布效应、交直流色散效应,以及等器件模型精度的分析,提出了无源校准结构设计和电磁场仿真误差修正方法。利用该模型,设计并制备出输出功率大于5W的3mm波段氮化镓功率放大器芯片,技术指标国际领先。（2）采用F类功率放大和“线性甜区”结合的方法,设计并制备了一种平衡式Ka波段高效高线性中功率放大器芯片。芯片具有附加效率高、线性度指标优良、对负载阻抗变化不敏感等优点,已经成功用于国内的军民电子领域。（3）提出了一种基于最小噪声系数、噪声电阻、器件尺寸等物理参数分析的毫米波低噪声放大器芯片的全局优化性设计方法,避免了传统低噪声电路设计经验引入的随意性,并设计出一种W波段平衡式低噪声芯片,实测结果表明噪声系数等性能良好。
李刚[7]（2018）在《面向信息安全芯片的PUF电路设计关键技术研究》文中研究指明安全芯片作为安全可信任平台模块（Trusted Platform Module,TPM）,在特征数据产生和存储、敏感数据加解密以及安全认证等方面发挥着极其重要的作用。然而随着芯片攻击技术的发展,存储在ROM等非易失介质中的密钥信息极易通过版图反向工程和微探测攻击。这些攻击技术极大地降低了安全芯片的安全等级。物理不可克隆函数（Physical Unclonable Function,PUF）电路,通过提取芯片制造过程中的随机工艺偏差,可生成具有随机性、唯一性和不可克隆性的“芯片指纹”,非常适合用于提高安全芯片的安全等级。本文首先介绍PUF电路的研究意义和国内外研究现状;然后分别从PUF电路的结构设计、芯片实现和融合应用等方面展开研究;最后提出基于PUF电路的轻量型密码协议,并通过FPGA实现PUF与高级加密标准（Advanced Encryption Standard,AES）融合。论文的研究内容主要包括以下四个部分:高可靠性PUF电路设计:通过对温度和电压补偿技术的研究并利用电流镜结构的随机工艺偏差,提出一种具有温度和电压补偿能力的高可靠性多端口PUF;通过对MOS管零温度系数（Zero Temperature Coefficient,ZTC）点和电流型强PUF设计技术的研究,提出一种基于ZTC点的高可靠性强PUF电路;通过对集成电阻分压偏差和差分补偿技术的研究,提出一种基于电阻分压型DAC的高可靠性PUF电路。所提PUF均采用TSMC 65nm工艺全定制方式实现,版图后仿真结果表明在电压波动10%、温度变化-40120℃的范围内,所有PUF的可靠性均高于97.8%（在不使用任何可靠性增强技术的前提下）,且具有良好的随机性和唯一性以及其他相关特性。低功耗PUF电路设计:通过对电流镜结构和偏差网络复用技术的研究,提出一种基于共源共栅电流镜随机工艺偏差的低功耗强PUF,该PUF采用SMIC 65nm工艺全定制方式实现,后仿真结果表明该PUF具有低功耗特性;通过对双稳态PUF单元结构和共享头技术的研究,提出一款基于双稳态全NMOS单元的低功耗PUF,该PUF采用TSMC 65nm工艺全定制方式实现,PUF单元最小特征尺寸仅240F2,在1.2V/50MHz的工作条件下能耗仅为17.3f J/bit;通过对MOSFET电流分割和多端口PUF电路设计技术的研究,提出一款基于MOSFET电流分割偏差的低功耗多端口PUF,该PUF采用TSMC 65nm工艺全定制方式实现,单个端口功耗仅为0.32μW（@1.2V/100MHz）。轻量型PUF芯片实现:针对CMOS结构双稳态PUF电路面积大、功耗高、可靠性低等不足,利用4-T全NMOS单元设计了一款具有稳定性标志位的双稳态轻量型PUF芯片,该芯片采用TSMC 28nm工艺流片验证,实验结果表明该PUF不仅具有轻量型特性还具有稳定性标志功能。通过对反相器最大增益点和轻量型PUF电路设计技术的研究,设计了一款基于反相器最大增益点偏差的轻量型PUF芯片,该PUF单元电路由高阈值晶体管和电流饥饿型反相器构成,芯片采用TSMC 65nm工艺流片验证。测试结果表明该PUF具有极低的功耗（13.8f J/bit@1.2V）以及良好的随机性、唯一性和可靠性。PUF与密码算法融合:首先针对PUF相关的密码协议在可扩展性、数据库需求、抗攻击等方面存在的不足,提出一种基于PUF电路的可扩展轻量型设备认证协议,该协议支持设备和验证者双向认证并且验证者无需存储大量的CRP。然后根据提出的轻量型PUF电路,构建一种基于PUF电路的轻量型证明方案,该方案将证明协议与硬件特性绑定,可有效防御模拟攻击和物理攻击。最后利用SRAM上电初始值的特有属性并结合高级加密算法,提出一种基于SRAM-PUF电路的AES算法,该算法具有硬件特征识别属性并通过FPGA实现以验证其性能。本项研究可拓展新颖PUF电路的设计理念、提高PUF电路的整体性能,为面向安全芯片的PUF电路VLSI设计提供理论依据和方法指导,并为安全芯片防御物理攻击指明方向。
唐欣[8]（2018）在《面向于3GPP LTE和IEEE802.11系统的频率综合器的研究》文中研究表明伴随着无线通信的应用需求逐渐从传统的语音过渡到日益增大的数据,无线通信系统的标准在二十年的时间里不断的演进。至今,由第三代合作伙伴（3GPP）主导指定的长期演进技术（LTE）以及国际电机电子工程学会（IEEE）制定的IEEE 802.11无线局域网标准已逐渐成为无线通信两个最主要、应用最为普及的标准。受益于半导体制造工艺和技术的快速进步,无线通信收发系统也在朝着模块高度集成化,支持多频段多制式的方向在发展。多频带和多制式决定了收发系统需要支持很宽的频率范围和具备很强的抗干扰能力,并且系统要能在不同的频带中快速切换。这对无线收发信机中的频率合成模块提出了频带范围宽,相位噪声好,锁定时间快,锁定相差小,捕捉范围大等要求。在众多结构的频率综合器中,Σ-Δ小数频率综合器凭借着良好的相位噪声,低频谱杂散,和易于与数字电路部分集成以及鉴相频率不受信道间隔的制约等优势成为现代无线通信收发系统当中最广泛的选择。针对于上述要求,本文对频率综合器的设计展开了全面的讨论和研究。首先介绍了锁相频率综合器的基本工作原理和结构,重点讨论了高阶无源滤波器电荷泵锁相环的数学模型,推导了环路增益,锁定时间,锁相环的稳定度,相位裕量等性能参数。接下来描述了频率综合器的子模块电路以及各模块的工作原理和关键性能指标,分析了频综的噪声来源,不同模块噪声对环路的作用和相位噪声其对整个收发系统的性能影响。对频综的动态特性,本文根据频综的初始状态将其分为跟踪和捕捉做了详细的分析和推导。根据3GPP LTE/LTE Advanced和IEEE 802.11ac通信协议的指标要求,本文给出了收发信机结构并推算出其中小数频综的性能指标要求。对小数频综进行了系统设计和环路参数计算,采用了EDA仿真软件对小数频综进行了行为级建模和环路参数计算结果的验证。将频率综合器总体性能指标要求进一步分解,本文在接下来的章节设计了频率综合器的子模块电路。子模块电路采用0.13μm CMOS工艺,设计包括了了鉴频鉴相器（PFD）和电荷泵（CP）,高速分频器,双频段电感电容压控振荡器（LC-VCO）,以及频综内的其它数字模块部分。鉴频鉴相器（PFD）、电荷泵（CP）对频率综合器的噪声、杂散等性能有着非常重要的影响。本文在传统的边沿触发型鉴频鉴相器结构的基础上,给出了一种基于TSPC（True Single Phase Clock）D触发器的高精度鉴频鉴相器的设计,该鉴频鉴相器具有结构简单、功耗低、鉴相范围宽、无鉴相死区等优点。考虑到电荷泵的非理想因素以及电荷共享和注入问题,本文提出并设计出了一种采用误差放大器自偏置技术的电荷泵。对鉴频鉴相器和电荷泵进行了联合仿真,仿真结果显示所设计电路没有死区,鉴相范围,输出幅度等性能指标满足系统要求。压控振荡器在整个频综系统中提供频率输出,直接决定了频率综合器的调谐范围和带外相位噪声。为了解决宽带压控振荡器中的非理想因素,压控振荡器的设计使用了一种新的结构,这种结构在经典结构的基础上采用了开关交叉耦合对,高线性可变的电容和噪声滤波等技术,来优化电路的相位噪声,功耗,振荡幅度,调谐范围等性能。为达到宽的调谐范围,核心电路采用了4比特可选频段的开关电容调谐阵列。整个芯片包括焊盘面积为1.11*0.98 mm2。测试结果表明,在1.2V电源电压下,两个频段压控振荡器所消耗的电流分别为3mA和4.5mA,压控振荡器的调谐范围为3.865.28GHz和3.143.88GHz。在振荡频率3.5GHz和4.2GHz上,1MHz频偏处,压控振荡器的相位噪声分别为-123dBc/Hz与-119dBc/Hz。小数频综的数字电路主要包含可编程分频器,Σ-Δ调制器,自动频率校准模块。可编程分频器工作在锁相环的最高频率,是锁相环中功耗最大的部分之一,因此降低功耗是可编程分频器设计的关键。本文采用基于2/3分频器级联的可编程分频器结构,频率逐级降低,总体消耗的功耗较小。同时利用Σ-Δ调制器的随机输出特性,小数频综的杂散得到了很好的抑制,另外Σ-Δ调制器的噪声成形作用还能将频率合成器的带内相位噪声移至高频,并在锁相环环路中滤除。由于VCO采用开关电容阵列将每个频段被分成了16个子频段,这就需要自动频率校准模块（AFC）在环路分频比改变后,将VCO选定在相应的子频带上。仿真结果验证了数字模块工作流程正确,满足系统要求。
沈兵[9]（2017）在《用于温补晶振的低功耗CMOS温度传感器设计》文中研究表明电池供电的低功耗无线传感器节点通过定时唤醒的方式进入工作状态传输数据,它们大部分时间处于仅维持时钟计时的休眠状态。为了避免因节点唤醒时同步时间过长导致动态能耗浪费以及节省休眠能耗,就需要使用高精度低功耗的时钟系统。温度补偿是实现高精度时钟的常用方法,但其功耗远大于时钟电路的功耗,因此设计低功耗温度传感器是实现低功耗时钟系统的关键。本文用在亚阈值区工作的MOSFET设计低功耗感温元件和两级运算放大器,并用频率-数字转换器取代传统的模数转换器,结合定制电路技术,设计了一种低功耗CMOS温度传感器。主要工作如下:1)用亚阈值电路设计技术,基于2T电压基准结构设计了低功耗感温元件。2)以基本的两级运算放大器为基础,调整晶体管工作区,设计亚阈值两级运放。3)利用电压-电流转换器的堆叠结构取代电流镜,避免产生双电流路径,节省电流产生电路一半的电流消耗。4)设计由环形振荡器和异步计数器组成的频率-数字转换器,利用传输门和反相器级联形式设计新型结构的环形振荡器,减少了振荡器级数,并采用定制电路技术设计反相器和触发器,用全定制的触发器设计异步计数器,优化计数器的控制逻辑和时序。本文基于台积电0.18μn CMOS工艺完成了温度传感器的设计,面积大小为0.078mm2。后仿真结果表明:在1.2V、TT工艺角、25℃下,温度传感器的功耗为84nW,转换时间为17ms时,每次转换消耗能量1.428nJ。4点校准后,在-40℃～85℃范围内测量误差为-1.88℃～1.86℃,分辨率达到 0.14℃/LSB。
张瑞涛[10]（2016）在《基于改进CORDIC算法的直接数字频率合成器的ASIC实现》文中进行了进一步梳理直接数字频率合成系统以快速的频率、相位、幅度切换,优异的频率分辨率,低相位噪声,以及频率切换相位连续着称。DDS在大量数字电子系统中扮演重要角色,如数字通信系统,电子战和雷达系统,测试测量设备,以及医疗设备。近几年,随着工艺尺寸不断缩小,芯片集成度不断提高,DDS系统的低延迟、超高速、低功耗成为研究的重点。论文依托“14位2.5GHz DDS及IP核技术研究”项目,分析了DDS原理、架构、误差来源。DDS通过频率字累加得到相位,直接将相位信息转换成正弦信号对应的幅度值,该过程为非线性映射,通常采用数字方式实现,幅度信号最后经过D/A转换及滤波平滑后输出所需频率信号。DDS系统由相位累加器、相幅转换器、数模转换器构成,其主要误差包括相位截短误差、幅度量化误差、DAC非理想性、相幅转换误差。本文重点讨论相幅转化器的算法和实现问题。通过分析对比五种相幅转换实现方法,选择易于采用CMOS工艺实现高精度的CORDIC算法。然而采用传统CORDIC算法实现相幅转换器,存在每次迭代旋转前需要判定旋转方向和迭代次数多的缺点。为解决这两个问题,利用三角函数近似处理,不能使用近似的前几级采用小的查找表实现,能够使用近似处理的旋转级进行合并,减小旋转次数,得到改进型CORDIC算法。该方法排除了每次旋转迭代前的方向判断,并将旋转迭代次数降为原来的三分之一。在0.18um COMS工艺上,基于改进型CORDIC算法,完成14位2.5GHz的DDS芯片的设计、验证、实现,并解决了高速数模接口数据时序问题,最终流片、封装、测试。该DDS芯片的频率切换时间仅3.2ns、频率控制字32位、相位控制字16位、幅度控制字14位,同时还可实现频率、相位、幅度连续扫描功能。测试结果表明,DDS芯片工作速度可达2.5GHz,频率、相位、幅度控制功能均正常,宽带动态无杂散范围在低频下达56dB,高频（80%乃奎斯特率）下有41dB。
二、带寄生及匹配约束的 CMOS模拟电路模块的 STACK生成优化方法(英文)（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、带寄生及匹配约束的 CMOS模拟电路模块的 STACK生成优化方法(英文)（论文提纲范文）
（1）低待机功耗MCU自适应电压堆叠电路的研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 低功耗MCU研究背景及设计挑战 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要工作及组织结构 |
| 1.4 本章小结 |
| 第二章 电压堆叠技术设计综述 |
| 2.1 MCU中的待机功耗 |
| 2.1.1 MCU待机功耗的组成 |
| 2.1.2 待机模式片上电源模块的功耗 |
| 2.2 电压堆叠技术综述 |
| 2.3 本章小结 |
| 第三章 自适应电压堆叠电路的设计 |
| 3.1 自适应电压堆叠方案的总体设计 |
| 3.2 SRAM电压隔离设计 |
| 3.2.1 电压域划分 |
| 3.2.2 电源门控隔离设计 |
| 3.2.3 衬底电压隔离设计 |
| 3.2.4 IO电压隔离设计 |
| 3.3 电平保护电路设计 |
| 3.3.1 逻辑电平保护电路设计 |
| 3.3.2 SRAM保持电压保护电路设计 |
| 3.3.3 电荷共享电平保护电路设计 |
| 3.4 自适应电压堆叠电路和时序设计 |
| 3.4.1 堆叠电源门控的设计 |
| 3.4.2 两相不交叠信号电路设计 |
| 3.4.3 自适应电压堆叠时序设计 |
| 3.5 版图设计 |
| 3.6 仿真结果 |
| 3.7 本章小结 |
| 第四章 低待机功耗MCU的设计 |
| 4.1 电路设计 |
| 4.1.1 电路结构 |
| 4.1.2 时序约束 |
| 4.1.3 多电压域设计 |
| 4.1.4 MCU版图设计 |
| 4.2 仿真结果 |
| 4.2.1 仿真方法 |
| 4.2.2 功能仿真 |
| 4.2.3 性能仿真 |
| 4.3 MCU功耗的对比分析 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
| 作者简介 |
（2）适用于稀疏信号的全预测超低功耗SAR ADC设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状及发展趋势 |
| 1.3 本文的主要工作及创新点 |
| 1.4 论文结构组织 |
| 第二章 心电信号及模数转换器概述 |
| 2.1 心电信号及检测系统简介 |
| 2.2 ADC工作原理简介 |
| 2.3 模数转换器的主要性能指标 |
| 2.3.1 静态性能 |
| 2.3.2 动态参数 |
| 2.4 常见ADC结构简介 |
| 2.4.1 快闪型ADC |
| 2.4.2 流水线型ADC |
| 2.4.3 过采样型ADC |
| 2.4.4 逐次逼近型ADC |
| 2.5 低功耗电容开关时序 |
| 2.5.1 传统电容开关时序 |
| 2.5.2 节能电容开关时序 |
| 2.5.3 单调电容开关时序 |
| 2.5.4 Vcm-based电容开关时序 |
| 2.6 本章小结 |
| 第三章 低功耗SAR ADC的系统设计及建模 |
| 3.1 全预测动态追踪算法原理 |
| 3.2 低功耗DAC电容阵列设计 |
| 3.3 全预测算法Matlab系统建模 |
| 3.4 寄生电容和电容失配 |
| 3.5 比较器噪声与失调 |
| 3.6 系统设计指标 |
| 3.7 本章小结 |
| 第四章 超低功耗SAR ADC电路设计与仿真 |
| 4.1 SAR ADC系统框架设计 |
| 4.2 采样电路设计 |
| 4.3 比较器设计 |
| 4.4 DAC电容阵列设计 |
| 4.5 数字模块设计 |
| 4.5.1 时序产生模块设计 |
| 4.5.2 预测SAR逻辑设计 |
| 4.5.3 数字输出逻辑设计 |
| 4.6 本章小结 |
| 第五章 系统性能仿真结果及版图 |
| 5.1 版图设计 |
| 5.2 ADC后仿真结果 |
| 5.3 本章小结 |
| 第六章 结论 |
| 6.1 本文的主要工作和贡献 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 攻读硕士学位期间取得的成果 |
（3）基于二分法的新型快速锁定全数字锁相环研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景与发展 |
| 1.2 研究意义及主要工作 |
| 1.3 本文组织结构 |
| 1.4 本章小结 |
| 第2章 传统结构的全数字锁相环简介 |
| 2.1 传统全数字锁相环系统结构 |
| 2.2 传统数控振荡器结构 |
| 2.3 全数字锁相环的性能参数 |
| 2.3.1 抖动 |
| 2.3.2 频率区间 |
| 2.3.3 频率锁定范围 |
| 2.3.4 锁定时间 |
| 2.3.5 面积 |
| 2.3.6 功耗 |
| 2.4 传统快速锁定技术 |
| 2.4.1 频率控制字预置技术 |
| 2.4.2 环路带宽自适应技术 |
| 2.4.3 提高晶振频率 |
| 2.4.4 前馈补偿法 |
| 2.4.5 小结 |
| 2.5 本章小结 |
| 第3章 基于二分法的快速锁定算法研究与模块设计 |
| 3.1 基于二分法的快速锁定算法的研究 |
| 3.1.1 系统结构及锁定过程 |
| 3.1.2 粗调模式 |
| 3.1.3 细调模式 |
| 3.2 基于二分法的快速锁定算法的模块设计 |
| 3.2.1 频率比较模块 |
| 3.2.2 粗细调判断模块 |
| 3.2.3 控制模块 |
| 3.3 本章小结 |
| 第4章 基于二分法的快速锁定全数字锁相环设计 |
| 4.1 全数字锁相环系统设计 |
| 4.2 全数字锁相环系统结构 |
| 4.2.1 频率比较模块 |
| 4.2.2 粗细调判断模块 |
| 4.2.3 分频器 |
| 4.2.4 数控振荡器 |
| 4.2.5 数控振荡器译码器 |
| 4.3 全数字锁相环前端数模混合仿真 |
| 4.4 全数字锁相环的门级前端仿真 |
| 4.5 本章小结 |
| 第5章 版图设计和后仿真 |
| 5.1 自动布线布局模块版图设计 |
| 5.1.1 DC综合 |
| 5.1.2 ICC布线布局 |
| 5.2 数控振荡器及分频器模块版图设计 |
| 5.3 整体版图设计 |
| 5.3.1 DRC/LVS验证 |
| 5.4 后端仿真结果 |
| 5.5 本章小结 |
| 第6章 总结与展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间的研究成果 |
（4）应用于DC-DC变换器的混合功率电感的研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.3 论文研究内容 |
| 1.3.1 课题来源 |
| 1.3.2 研究内容 |
| 1.4 章节安排 |
| 第二章 电感的基础理论研究 |
| 2.1 电感的基本理论 |
| 2.1.1 电感计算公式 |
| 2.1.2 磁性材料的性质 |
| 2.1.3 损耗机制 |
| 2.1.4 电感电流 |
| 2.2 螺旋电感的基本原理 |
| 2.2.1 片上螺旋电感器 |
| 2.2.2 平面螺旋电感的集总元件模型 |
| 2.2.3 品质因数 |
| 2.3 有源电感的基本原理 |
| 2.3.1 回转器有源电感 |
| 2.3.2 频率范围 |
| 2.3.3 可调的电感值 |
| 2.3.4 线性度 |
| 2.3.5 自身功耗 |
| 2.4 本章小结 |
| 第三章 多层差分非对称螺旋电感的设计与仿真 |
| 3.1 差分螺旋电感器概述 |
| 3.1.1 传统的差分螺旋电感器结构 |
| 3.1.2 布局参数的边界条件 |
| 3.2 MDSI螺旋电感器结构设计 |
| 3.3 MDSI螺旋电感的集总元件模型 |
| 3.4 常规多层对称电感的寄生电容计算 |
| 3.5 MDSI电感结构的仿真 |
| 3.5.1 仿真计算公式 |
| 3.5.2 HFSS仿真流程与MDSI结构建模 |
| 3.5.3 MDSI电感器的性能趋势 |
| 3.5.4 MDSI与等效单层平面电感结构的比较 |
| 3.5.5 MDSI与常规多层差分和非差分堆叠结构的比较 |
| 3.6 本章小结 |
| 第四章 有源电感功率化的设计与仿真 |
| 4.1 单端有源电感 |
| 4.1.1 无损单端有源电感器 |
| 4.1.2 有损单端有源电感器 |
| 4.2 双端有源电感 |
| 4.2.1 无损双端有源电感器 |
| 4.2.2 有损双端有源电感器 |
| 4.3 有源电感的设计与仿真 |
| 4.4 有源电感品质因数 |
| 4.5 本章小结 |
| 第五章 螺旋电感和有源电感在DC-DC中的应用 |
| 5.1 混合功率电感应用于DC-DC概述 |
| 5.2 电感器参数的竞争关系与权衡折中 |
| 5.2.1 竞争关系与权衡折中 |
| 5.2.2 电感器参数比较 |
| 5.3 螺旋电感器版图 |
| 5.4 应用于DC-DC验证仿真 |
| 5.4.1 Buck型DC-DC |
| 5.4.2 Buck-Boost型DC-DC |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（5）高精度低功耗唤醒时钟的设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 论文研究内容和设计指标 |
| 1.4 论文组织结构 |
| 第二章 唤醒时钟电路结构及振荡器电路原理分析 |
| 2.1 唤醒时钟电路基本结构 |
| 2.2 振荡器电路工作原理 |
| 2.3 振荡器电路分类 |
| 2.3.1 石英晶体振荡器 |
| 2.3.2 RC振荡器 |
| 2.3.3 LC振荡器 |
| 2.3.4 环形振荡器 |
| 2.4 振荡器电路关键性能指标 |
| 2.5 本章小结 |
| 第三章 唤醒时钟电路的设计 |
| 3.1 电路设计总体结构及理论分析 |
| 3.2 开关电容电路和自偏置电路方案 |
| 3.2.1 开关电容电路和自偏置理论 |
| 3.2.2 开关电容电路仿真结果 |
| 3.3 参考电压产生电路 |
| 3.3.1 二极管堆叠电路 |
| 3.3.2 串并联开关电容电路 |
| 3.3.3 SCVR电路 |
| 3.3.4 三种结构性能对比分析 |
| 3.3.5 唤醒时钟输出频率的确定 |
| 3.4 开关电阻电路 |
| 3.4.1 开关电阻电路结构和工作原理 |
| 3.4.2 电阻的选择和实现 |
| 3.4.3 开关电阻电路仿真结果 |
| 3.5 运算放大器电路 |
| 3.5.1 设计原理 |
| 3.5.2 仿真结果 |
| 3.6 采样器电路 |
| 3.7 压控振荡器电路 |
| 3.7.1 传统反相器链结构 |
| 3.7.2 差分输入延时链结构 |
| 3.7.3 宽电压电平抬升电路 |
| 3.8 两相不交叠时钟产生电路 |
| 3.8.1 电路结构和原理 |
| 3.8.2 仿真结果 |
| 3.9 分频器电路 |
| 3.10 整体电路仿真结果及分析 |
| 3.10.1 功能仿真 |
| 3.10.2 温度对振荡频率和功耗的影响 |
| 3.10.3 供电电压对振荡频率的影响 |
| 3.11 本章小结 |
| 第四章 版图设计和后仿真分析 |
| 4.1 整体电路版图设计 |
| 4.2 电路修调设计 |
| 4.3 整体电路后仿真 |
| 4.3.1 振荡频率随温度变化的后仿真 |
| 4.3.2 振荡频率随供电电压变化的后仿真 |
| 4.3.3 电流随温度变化的后仿真 |
| 4.4 设计指标与对比分析 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
| 作者简介 |
（6）微波毫米波单片集成电路设计技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 毫米波MMIC技术应用现状 |
| 1.2 课题背景及研制必要性 |
| 1.3 相关研究现状 |
| 1.4 论文研究内容安排 |
| 参考文献 |
| 第二章 微波毫米波可精确缩放模型技术研究 |
| 2.1 不同类型场效应器件比较 |
| 2.1.1 HEMT及 p HEMT的基本结构 |
| 2.1.2 HEMT及 pHEMT的基本结构MESFET,HEMT及 pHEMT的比较 |
| 2.1.3 增强型和耗尽型pHEMT的比较 |
| 2.1.4 pHEMT的噪声性能 |
| 2.1.5 器件的频率特性 |
| 2.2 经典的小信号等效电路模型 |
| 2.2.1 GaAs MESFET的物理模型 |
| 2.2.2 HEMT和 PHEMT的物理模型 |
| 2.2.3 等效电路模型元件值的确定 |
| 2.3 GaAsFET非线性模型 |
| 2.3.1 经验基模型 |
| 2.3.2 表格基模型 |
| 2.3.3 物理基模型 |
| 2.4 建模技术中的难题 |
| 2.4.1 DC-AC的色散(Dispersion)问题 |
| 2.4.2 模型的误差来源和外推(Extrapolation) |
| 2.4.3 模型的精确缩放(Scaling)问题 |
| 2.5 微波毫米波可精确缩放模型的实现 |
| 2.5.1 电磁场边界条件的修正 |
| 2.5.2 缩放模型的构建 |
| 2.5.3 模型验证 |
| 2.6 EEHEMT、Angelov和 TOM4 模型对比 |
| 2.7 小结 |
| 参考文献 |
| 第三章 毫米波功率放大器MMIC设计技术研究 |
| 3.1 器件的线性度 |
| 3.2 晶体管的附加效率 |
| 3.3 功率放大器的高效率设计 |
| 3.3.1 F类和逆F类功率放大技术 |
| 3.3.2 器件谐波控制技术研究 |
| 3.4 功率放大器的线性度研究 |
| 3.4.1 静态偏置点与效率和线性度的关系 |
| 3.4.2 最佳线性阻抗匹配时效率和线性度的关系 |
| 3.4.3 谐波阻抗对效率和线性度的影响 |
| 3.4.4 器件的效率线性“甜区”及IMD消除技术 |
| 3.5 IMD频谱不对称的理论分析 |
| 3.6 有源动态偏置对线性度和效率的影响 |
| 3.6.1 有源动态偏置电路对电路P-1及效率的影响 |
| 3.6.2 有源动态偏置对电路高低温特性的影响 |
| 3.7 功率放大器中的栅流设计 |
| 3.7.1 功率放大器磁滞现象研究 |
| 3.7.2 功率退化现象研究 |
| 3.8 大信号阻抗匹配 |
| 3.9 低损耗匹配技术 |
| 3.10 功率放大器稳定性技术研究 |
| 3.10.1 功率放大器的奇模振荡、自激和杂散 |
| 3.10.2 功率放大器的分频 |
| 3.11 功率顶降和热设计研究 |
| 3.12 电路设计仿真 |
| 3.12.1 Ka波段GaAs平衡式功率放大器电路设计 |
| 3.12.2 W波段GaN高功率放大器电路设计 |
| 3.13 小结 |
| 参考文献 |
| 第四章 微波毫米波压控振荡器MMIC电路设计 |
| 4.1 振荡器的相位噪声 |
| 4.1.1 相位噪声及其影响 |
| 4.1.2 器件内部的噪声 |
| 4.1.3 相位噪声的形成 |
| 4.1.4 相位噪声的测量 |
| 4.2 负阻振荡理论 |
| 4.2.1 频率稳定性 |
| 4.2.2 负阻振荡 |
| 4.2.3 振荡的稳定性条件 |
| 4.3 微波毫米波压控振荡器MMIC的主要类型 |
| 4.3.1 推-推结构 |
| 4.3.2 分布式VCO |
| 4.3.3 腔体VCO |
| 4.3.4 交叉耦合型振荡器 |
| 4.3.5 平衡式振荡器 |
| 4.4 低相位噪声振荡电路 |
| 4.4.1 振荡器的相位噪声特性 |
| 4.4.2 不同拓扑结构的相位噪声 |
| 4.5 电路设计及仿真 |
| 4.5.1 振荡电路类型的选择 |
| 4.5.2 振荡器件的最佳尺寸选择 |
| 4.5.3 低相噪振荡器件的最佳偏置点选择 |
| 4.5.4 调谐方式的选择 |
| 4.5.5 低相噪振荡器的设计 |
| 4.6 测试结果及分析 |
| 4.7 小结 |
| 参考文献 |
| 第五章 微波毫米波混频及倍频MMIC电路设计 |
| 5.1 微波混频基本原理 |
| 5.2 混频器的几种重要性能参数 |
| 5.2.1 单边带噪声(SSB)和双边带噪声(DSB) |
| 5.2.2 三阶互调失真 |
| 5.2.3 镜频干扰 |
| 5.2.4 半中频干扰 |
| 5.3 典型混频器电路结构 |
| 5.3.1 有源型混频器 |
| 5.3.2 无源型混频器 |
| 5.3.3 正交混频器 |
| 5.4 混频器中的非线性和线性化设计 |
| 5.4.1 无源二极管混频器的线性化技术 |
| 5.4.2 单管有源混频器的线性化设计 |
| 5.4.3 双栅混频器的线性化设计 |
| 5.4.4 吉尔伯特混频器的线性化设计 |
| 5.5 二极管混频器中的关键技术研究 |
| 5.5.1 二极管器件非线性模型 |
| 5.5.2 混频器件的可靠性设计 |
| 5.5.3 正交混频镜像抑制度的测试 |
| 5.6 混频器幅度及相位噪声 |
| 5.7 巴伦及正交耦合器端口平衡性的改善 |
| 5.7.1 巴伦端口的平衡性改善 |
| 5.7.2 正交耦合器的平衡性改善 |
| 5.8 毫米波混频器设计 |
| 5.8.1 工艺方案的选择 |
| 5.8.2 电路设计方案 |
| 5.8.3 双平衡混频器设计及仿真结果 |
| 5.8.4 微波正交混频器设计 |
| 5.9 流片及测试结果 |
| 5.10 微波倍频理论 |
| 5.10.1 N次单管有源倍频器 |
| 5.10.2 三倍频器 |
| 5.10.3 二倍频器 |
| 5.11 高效率倍频器设计 |
| 5.11.1 E类倍频器 |
| 5.11.2 平衡式倍频器 |
| 5.11.3 F类倍频器 |
| 5.12 Ka波段四倍频器MMIC设计 |
| 5.12.1 偏置设计 |
| 5.12.2 缓冲放大器的设计 |
| 5.12.3 稳定设计 |
| 5.12.4 相位噪声设计 |
| 5.12.5 版图设计与芯片照片 |
| 5.12.6 电路仿真结果 |
| 5.12.7 测试结果 |
| 5.13 小结 |
| 参考文献 |
| 第六章 毫米波低噪声放大器MMIC设计技术研究 |
| 6.1 微波器件的噪声模型理论 |
| 6.1.1 两端口噪声网络理论 |
| 6.1.2 微波器件的噪声特性 |
| 6.1.3 噪声温度 |
| 6.1.4 pHEMT的噪声模型 |
| 6.1.5 噪声参量提取及噪声模型结果 |
| 6.2 低噪声放大器设计理论 |
| 6.2.1 低噪声器件最佳栅宽和栅指数的选择技术 |
| 6.2.2 低噪声器件最佳偏置点的选择技术 |
| 6.2.3 宽带低噪声放大器的设计技术 |
| 6.2.4 低噪声放大器的线性度 |
| 6.3 W波段低噪声放大器MMIC的研制 |
| 6.3.1 设计指标 |
| 6.3.2 第一级器件尺寸的选取与设计 |
| 6.3.3 第一级器件偏置的选取与设计 |
| 6.3.4 电路实现的工艺和器件 |
| 6.3.5 电路设计仿真 |
| 6.4 测试结果 |
| 6.5 测试分析 |
| 6.6 小结 |
| 参考文献 |
| 总结与展望 |
| 攻读博士学位期间科研及发表论文情况 |
| 致谢 |
（7）面向信息安全芯片的PUF电路设计关键技术研究（论文提纲范文）
| 引言 |
| 1 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 论文内容安排 |
| 2 物理不可克隆函数基础 |
| 2.1 PUF理论基础 |
| 2.2 PUF基本分类 |
| 2.2.1 延时型PUF |
| 2.2.2 存储型PUF |
| 2.2.3 混合型PUF |
| 2.2.4 涂层型PUF |
| 2.2.5 受控型PUF |
| 2.2.6 可重构型PUF |
| 2.2.7 公开验证型PUF |
| 2.3 PUF应用基础 |
| 2.3.1 模糊提取 |
| 2.3.2 密钥生成 |
| 2.3.3 目标识别 |
| 2.3.4 身份认证 |
| 2.4 本章小结 |
| 3 PUF安全模型和攻击模式 |
| 3.1 PUF安全模型 |
| 3.1.1 安全模型综述 |
| 3.1.2 物理函数架构 |
| 3.1.3 鲁棒性 |
| 3.1.4 物理不可克隆性 |
| 3.1.5 不可预测性 |
| 3.2 PUF攻击模式 |
| 3.2.1 模拟攻击 |
| 3.2.2 旁道攻击 |
| 3.2.3 错误注入攻击 |
| 3.2.4 侵入式攻击 |
| 3.3 本章小结 |
| 4 高可靠性PUF电路设计 |
| 4.1 基于温度和电压补偿的高可靠性PUF电路设计 |
| 4.1.1 基准电流源 |
| 4.1.2 PUF电路结构 |
| 4.1.3 可靠性模型 |
| 4.1.4 计算机仿真结果 |
| 4.2 基于零温度系数点的高可靠性PUF电路设计 |
| 4.2.1 零温度系数点 |
| 4.2.2 PUF电路结构 |
| 4.2.3 计算机仿真结果 |
| 4.3 基于电阻分压型DAC的高可靠性PUF电路设计 |
| 4.3.1 电阻分压型DAC |
| 4.3.2 电阻类型选择 |
| 4.3.3 PUF电路结构 |
| 4.3.4 计算机仿真结果 |
| 4.4 本章小结 |
| 5 低功耗PUF电路设计 |
| 5.1 基于电流镜工艺偏差的低功耗PUF电路设计 |
| 5.1.1 电流镜工艺偏差 |
| 5.1.2 PUF电路结构 |
| 5.1.3 计算机仿真结果 |
| 5.2 基于双稳态全NMOS单元的低功耗PUF电路设计 |
| 5.2.1 全NMOS单元 |
| 5.2.2 PUF电路结构 |
| 5.2.3 计算机仿真结果 |
| 5.3 基于MOSFET电流分割偏差的低功耗PUF电路设计 |
| 5.3.1 MOSFET电流分割 |
| 5.3.2 PUF电路结构 |
| 5.3.3 计算机仿真结果 |
| 5.4 本章小结 |
| 6 轻量型PUF芯片实现 |
| 6.1 基于双稳态具有稳定性标志位的轻量型PUF芯片实现 |
| 6.1.1 稳定性标志结构 |
| 6.1.2 PUF电路总体结构 |
| 6.1.3 实验结果与分析 |
| 6.2 基于反相器最大增益点偏差的轻量型PUF芯片实现 |
| 6.2.1 最大增益点 |
| 6.2.2 最大增益点PUF单元 |
| 6.2.3 PUF电路结构 |
| 6.2.4 测试结果与分析 |
| 6.3 本章小结 |
| 7 PUF与密码算法融合 |
| 7.1 基于PUF的轻量型认证 |
| 7.1.1 认证方案 |
| 7.1.2 协议说明和规范 |
| 7.1.3 安全性分析 |
| 7.2 基于PUF的轻量型证明 |
| 7.2.1 证明方案 |
| 7.2.2 协议说明和规范 |
| 7.2.3 安全性分析 |
| 7.3 基于SRAM-PUF的 AES算法 |
| 7.3.1 AES算法简介 |
| 7.3.2 稳定位提取 |
| 7.3.3 算法结构设计 |
| 7.3.4 实验结果与分析 |
| 7.4 本章小结 |
| 8 总结与展望 |
| 8.1 工作总结 |
| 8.2 未来展望 |
| 8.2.1 PUF电路设计方面 |
| 8.2.2 PUF安全分析方面 |
| 参考文献 |
| 在学研究成果 |
| 致谢 |
| 摘要 |
| Abstract |
（8）面向于3GPP LTE和IEEE802.11系统的频率综合器的研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 现代无线通信系统 |
| 1.1.1 LTE系统的概述与演进 |
| 1.1.2 IEEE802.11 标准的概述与演进 |
| 1.1.3 LTE与 IEEE802.11 的融合 |
| 1.1.4 现代无线通信系统收发机结构 |
| 1.2 频率综合器的研究 |
| 1.2.1 锁相频率综合器的研究现状与趋势 |
| 1.2.2 本论文的主要研究目标与意义 |
| 1.3 论文的结构组织 |
| 参考文献 |
| 第2章 锁相频率综合器的结构和原理 |
| 2.1 频率综合器的基本组成 |
| 2.1.1 鉴频鉴相器与电荷泵 |
| 2.1.2 环路滤波器 |
| 2.1.3 压控振荡器 |
| 2.1.4 分频器 |
| 2.1.5 Σ-Δ调制器 |
| 2.2 频率综合器的模型分析 |
| 2.2.1 锁相环线性化模型与传递函数 |
| 2.2.2 锁相环的稳定性 |
| 2.2.3 锁相环的噪声特性 |
| 2.2.4 频率综合器的动态特性 |
| 2.3 整数频率综合器和小数频率综合器 |
| 2.4 小数频率综合器的主要性能参数 |
| 2.4.1 频率准确度和稳定度 |
| 2.4.2 频率分辨率 |
| 2.4.3 频率范围 |
| 2.4.4 相位噪声和抖动 |
| 2.4.5 杂散 |
| 2.4.6 锁定时间 |
| 2.4.7 输出正交特性 |
| 2.5 小结 |
| 参考文献 |
| 第3章 双模锁相频率综合器的系统设计 |
| 3.1 双模频率综合器的指标计算 |
| 3.1.1 3GPP LTE/LTE Advanced |
| 3.1.2 IEEE802.11ac |
| 3.1.3 双模频率综合器系统指标 |
| 3.2 双模频率综合器的系统设计 |
| 3.2.1 双模频率综合器设计分析 |
| 3.2.2 双模频率综合器的系统架构 |
| 3.2.3 环路参数设计 |
| 3.2.4 双模频率综合器的系统仿真 |
| 3.3 小结 |
| 参考文献 |
| 第4章 鉴频鉴相器和电荷泵的设计 |
| 4.1 鉴频鉴相器电路的研究与设计 |
| 4.1.1 鉴频鉴相器的性能指标 |
| 4.1.2 鉴频鉴相器电路设计 |
| 4.2 电荷泵电路的研究与设计 |
| 4.2.1 电荷泵的性能参数 |
| 4.2.2 电荷泵的非理想因素 |
| 4.2.3 电荷泵结构的设计 |
| 4.2.4 电路的设计和优化 |
| 4.2.5 电荷泵电路的充放电电流仿真 |
| 4.3 鉴频鉴相器和电荷泵的版图设计 |
| 4.4 鉴频鉴相器和电荷泵联合仿真验证 |
| 4.5 小结 |
| 参考文献 |
| 第5章 开关电容阵列双频段压控振荡器设计 |
| 5.1 电感电容压控振荡器的研究 |
| 5.1.1 压控振荡器的性能指标 |
| 5.1.2 相位噪声的模型研究与优化技术 |
| 5.2 双频段压控振荡器的设计 |
| 5.2.1 电路拓扑结构 |
| 5.2.2 负阻网络设计 |
| 5.2.3 谐振腔设计 |
| 5.2.4 开关电流源和交叉耦合对设计 |
| 5.2.5 缓冲级设计 |
| 5.2.6 相位噪声优化 |
| 5.3 双频段压控振荡器的版图设计与测试 |
| 5.3.1 版图设计 |
| 5.3.2 芯片测试 |
| 5.4 小结 |
| 参考文献 |
| 第6章 频率综合器数字模块设计 |
| 6.1 可编程分频器 |
| 6.1.1 可编程分频器的结构 |
| 6.1.2 高速2 分频器设计 |
| 6.1.3 基于TSPC的2/3 分频器的设计 |
| 6.1.4 电平转换电路设计 |
| 6.1.5 仿真结果 |
| 6.2 ?-Δ调制器 |
| 6.2.1 MASH1-1-1 调制器的电路设计 |
| 6.2.2 ?-Δ调制器的仿真 |
| 6.3 自动频率校准模块(AFC)设计 |
| 6.3.1 自动频率校准的实现方式 |
| 6.3.2 AFC的频率校准误差 |
| 6.3.3 AFC算法 |
| 6.3.4 自动频率校准的结构设计 |
| 6.3.5 AFC的版图设计和后仿真 |
| 6.4 小结 |
| 参考文献 |
| 第7章 总结与展望 |
| 7.1 总结 |
| 7.2 展望 |
| 致谢 |
| 附件:攻读博士学位期间发表的论文 |
（9）用于温补晶振的低功耗CMOS温度传感器设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 研究内容与设计指标 |
| 1.4 论文组织结构 |
| 第二章 MOS器件亚阈值模型与亚阈值电路设计考虑 |
| 2.1 MOS器件亚阈值模型 |
| 2.2 亚阈值设计考虑 |
| 2.2.1 PVT变化 |
| 2.2.2 匹配 |
| 2.2.3 噪声 |
| 2.3 本章小结 |
| 第三章 低功耗CMOS温度传感器的设计 |
| 3.1 温度传感器电路组成 |
| 3.2 低功耗感温元件的设计 |
| 3.2.1 电路设计 |
| 3.2.2 电路仿真与分析 |
| 3.3 亚阈值运算放大器的设计 |
| 3.3.1 MOSFET在亚阈值区工作的关键参数 |
| 3.3.2 电路设计 |
| 3.3.3 电路仿真与分析 |
| 3.4 电压-电流转换器的设计 |
| 3.4.1 电路设计 |
| 3.4.2 电路仿真与分析 |
| 3.5 电流-频率转换器的设计 |
| 3.5.1 电路设计 |
| 3.5.2 电路仿真与分析 |
| 3.6 计数器的设计 |
| 3.6.1 功能简介 |
| 3.6.2 计数误差优化 |
| 3.6.3 功耗优化 |
| 3.7 本章小结 |
| 第四章 温度传感器版图设计及后仿真 |
| 4.1 温度传感器版图设计 |
| 4.2 后仿真和结果分析 |
| 4.2.1 感温元件输出电压 |
| 4.2.2 PTAT和CTAT频率 |
| 4.2.3 数字信号输出及测量误差 |
| 4.2.4 误差分析 |
| 4.3 功耗分析 |
| 4.4 性能比较 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
| 作者简介 |
（10）基于改进CORDIC算法的直接数字频率合成器的ASIC实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题研究背景 |
| 1.2 国内外研究现状 |
| 1.3 本文研究的主要内容 |
| 1.4 本文组织架构 |
| 第二章 DDS的原理、架构和误差来源 |
| 2.1 DDS的原理 |
| 2.2 DDS的架构 |
| 2.2.1 相位累加器 |
| 2.2.2 相幅转换器 |
| 2.2.3 数模转换器 |
| 2.3 DDS误差来源 |
| 2.4 本章小结 |
| 第三章 改进型CORDIC算法 |
| 3.1 CORDIC算法及不足 |
| 3.2 改进型CORDIC算法 |
| 3.3 改进型CORDIC算法行为建模与仿真 |
| 3.4 改进型CORDIC算法性能评估 |
| 3.5 本章小结 |
| 第四章 DDS电路设计、实现与验证 |
| 4.1 混合信号ASIC设计流程 |
| 4.2 DDS系统架构设计 |
| 4.3 DDS数字电路设计实现 |
| 4.3.1 数字模块划分 |
| 4.3.2 相幅转换模块设计 |
| 4.3.3 反sinc模块设计 |
| 4.3.4 译码电路设计 |
| 4.3.5 数字电路验证 |
| 4.3.6 数字电路实现 |
| 4.4 DDS模拟电路设计实现 |
| 4.4.1 模拟电路模块划分 |
| 4.4.2 高速MUX电路设计实现 |
| 4.4.3 DAC核设计实现 |
| 4.4.4 数模接口时序保证电路设计实现 |
| 4.5 全芯片混合信号仿真验证 |
| 4.6 本章小结 |
| 第五章 DDS芯片测试与分析 |
| 5.1 测试平台开发 |
| 5.2 功能测试 |
| 5.3 动态参数测试分析 |
| 5.4 本章小结 |
| 第六章 结论与展望 |
| 6.1 结论 |
| 6.2 下一步工作展望 |
| 致谢 |
| 参考文献 |
| 攻硕期间取得的研究成果 |
四、带寄生及匹配约束的 CMOS模拟电路模块的 STACK生成优化方法(英文)（论文参考文献）
- [1]低待机功耗MCU自适应电压堆叠电路的研究与实现[D]. 许逸波. 东南大学, 2020(01)
- [2]适用于稀疏信号的全预测超低功耗SAR ADC设计[D]. 王艾意. 电子科技大学, 2020(07)
- [3]基于二分法的新型快速锁定全数字锁相环研究与设计[D]. 李华章. 深圳大学, 2019(01)
- [4]应用于DC-DC变换器的混合功率电感的研究[D]. 孙斌. 西安电子科技大学, 2019(02)
- [5]高精度低功耗唤醒时钟的设计与实现[D]. 陈正发. 东南大学, 2019(06)
- [6]微波毫米波单片集成电路设计技术研究[D]. 王维波. 东南大学, 2019(05)
- [7]面向信息安全芯片的PUF电路设计关键技术研究[D]. 李刚. 宁波大学, 2018(06)
- [8]面向于3GPP LTE和IEEE802.11系统的频率综合器的研究[D]. 唐欣. 东南大学, 2018(03)
- [9]用于温补晶振的低功耗CMOS温度传感器设计[D]. 沈兵. 东南大学, 2017(04)
- [10]基于改进CORDIC算法的直接数字频率合成器的ASIC实现[D]. 张瑞涛. 电子科技大学, 2016(02)